FPGA图像缩小算法模块
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如图所示，在FPGA内部做两种视频流缩小算法模块，图中左边是将1920*1080@25Hz的RGB888图像信号缩小为指定分辨率大小的视频流数据，输出至FIFO，总行场大小2034*1102，像素时钟54MHz。图中右边是将1280*1024@50Hz的灰度图像信号缩小为指定分辨率大小的视频流数据，输出至FIFO，总行场大小740*1216，数据有效为640*1024，2TAP，像素时钟45MHz。FPGA为高云的GW2A-55K系列。
