FPGA逻辑控制功能模块开发
青铜1级项目

待托管

4人竞标

1973人浏览

¥6000.00

需求详情

竞标可查看联系方式

图片.png

用Verilog hdl/VHDL语言开发图中控制模块2,实现读取2路FIFO数据写入DDR3,从DDR3读出2路数据分别写入FIFO,数据长度可设置。

竞标记录 (4)