MIPI转DVP纯Verilog/VHDL核设计
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￥80000.00
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MIPI CSI-2接口转DVP接口纯Verilog/VHDL IP核设计需求：
1、输入MIPI数据lane 1or2 可选；
2、解析MIPI串行数据，包含物理层及协议层的解析；
3、图像格式转换；
4、DVP接口输出（图像时钟、场同步、行同步、数据有效信号、图像数据信号8bit），要求图象数据为灰度值输出。
注：预算3万左右，具体详谈。
